FPGA クロックツリーとジッタ予算：高速リンクがなぜ不安定になるのか
PCIe が時々落ちる、JESD204B がロックしない、映像リンクがチラつく——原因は RTL コードではなくクロック設計にあることが多い。FPGA の高速トランシーバはリファレンスクロックジッタに極めて敏感で、発振器 → クロックバッファ → FPGA グローバルネットワークと続くクロックツリーの各段がジッタを加算する。本稿ではジッタ予算の計算方法、クロックツリーの設計、よくある陥りどころを解説する。
PCIe が時々落ちる、JESD204B がロックしない、映像リンクがチラつく——原因は RTL コードではなくクロック設計にあることが多い。FPGA の高速トランシーバはリファレンスクロックジッタに極めて敏感で、発振器 → クロックバッファ → FPGA グローバルネットワークと続くクロックツリーの各段がジッタを加算する。本稿ではジッタ予算の計算方法、クロックツリーの設計、よくある陥りどころを解説する。
ソフトウェア無線（SDR）の核心は、RF 信号を可能な限り早い段階でデジタル化し、信号処理を FPGA に任せること。代表的な広帯域 SDR フロントエンドの信号链は、アンテナ → LNA → ミキサ → ADC → FPGA（DDC + FFT + 復調）。この链に沿って、FPGA のトランシーバ帯域、DDR バッファリング、DSP 性能が、達成できる瞬時帯域幅を決める。