複数の高速 ADC、レーダビーム、映像ストリームが集まると、銅ケーブルは数メートルで頭打ち、PCIe は筐体から出せない。正しいバックホールは FPGA の GTX/GTH トランシーバから直接 SFP+/QSFP を駆動し、MAC と IP/UDP スタックをオンチップでオフロードし、ペイロードだけをライトレートで光に送り出すこと。本稿では 10G/25G のライトレート、UDP ペイロード、リンク予算、FPGA 内部の分担を計算する。
PCIe が時々落ちる、JESD204B がロックしない、映像リンクがチラつく——原因は RTL コードではなくクロック設計にあることが多い。FPGA の高速トランシーバはリファレンスクロックジッタに極めて敏感で、発振器 → クロックバッファ → FPGA グローバルネットワークと続くクロックツリーの各段がジッタを加算する。本稿ではジッタ予算の計算方法、クロックツリーの設計、よくある陥りどころを解説する。
FPGA 開発ボードの I/O はいくらあっても足りない——高速 ADC、光モジュール、LVDS センサが必要になるたびに PCB を設計し直したくはない。FMC（FPGA メザニンカード、VITA 57 規格）はこれを解決する：1 枚のキャリアボード + 標準メザニンカードのライブラリで、カードを差し替えてインターフェースを変える。本稿では LPC と HPC、ピン予算、代表的なメザニン構成を解説する。
PCIe の帯域会計は、データシートの数字よりはるかに複雑だ——生帯域、符号化オーバーヘッド、プロトコルオーバーヘッド、DMA 効率、DDR のボトルネックが、その「16 GB/s」を少しずつ削っていく。本稿では Gen3 x4/x8/x16 を、DDR や DMA のマッチングまで含めて試算し、実効帯域を見積もる再利用可能な方法を示す。
