FPGA クロックツリーとジッタ予算：高速リンクがなぜ不安定になるのか
PCIe が時々落ちる、JESD204B がロックしない、映像リンクがチラつく——原因は RTL コードではなくクロック設計にあることが多い。FPGA の高速トランシーバはリファレンスクロックジッタに極めて敏感で、発振器 → クロックバッファ → FPGA グローバルネットワークと続くクロックツリーの各段がジッタを加算する。本稿ではジッタ予算の計算方法、クロックツリーの設計、よくある陥りどころを解説する。
PCIe が時々落ちる、JESD204B がロックしない、映像リンクがチラつく——原因は RTL コードではなくクロック設計にあることが多い。FPGA の高速トランシーバはリファレンスクロックジッタに極めて敏感で、発振器 → クロックバッファ → FPGA グローバルネットワークと続くクロックツリーの各段がジッタを加算する。本稿ではジッタ予算の計算方法、クロックツリーの設計、よくある陥りどころを解説する。
PCIe の帯域会計は、データシートの数字よりはるかに複雑だ——生帯域、符号化オーバーヘッド、プロトコルオーバーヘッド、DMA 効率、DDR のボトルネックが、その「16 GB/s」を少しずつ削っていく。本稿では Gen3 x4/x8/x16 を、DDR や DMA のマッチングまで含めて試算し、実効帯域を見積もる再利用可能な方法を示す。
オシロスコープ、デジタイザ、フェーズドアレイレーダ、ソフトウェア無線、高速振動監視——これらすべてのシステムの核心は「高速 ADC サンプリング → データパッケージ → ホストへ転送して処理」だ。なぜこの段階に MCU や DSP や CPU 直サンプリングではなく FPGA が要るのか？なぜ FMC HPC コネクタと PCIe x8 インターフェースが高速収録カードの黄金コンビになったのか？本稿は実際の 250MSPS 収録プロジェクトから始める。