複数カメラをオンボードで：FPGA/MPSoC がエッジでリアルタイム AI 推論を動かす仕組み
ライン上の 4 台のカメラをすべてセンターサーバへ戻して検出させると、帯域が追いつかずレイテンシも圧縮できない。よい道はキャプチャ・前処理・推論をボード上で行い、検出結果と圧縮プレビューだけを返すこと。本稿はエッジ・オンボード AI のアーキテクチャを PS/PL の役割分担、帯域予算、モデルデプロイ経路に分解する。
ライン上の 4 台のカメラをすべてセンターサーバへ戻して検出させると、帯域が追いつかずレイテンシも圧縮できない。よい道はキャプチャ・前処理・推論をボード上で行い、検出結果と圧縮プレビューだけを返すこと。本稿はエッジ・オンボード AI のアーキテクチャを PS/PL の役割分担、帯域予算、モデルデプロイ経路に分解する。
元の設計は Xilinx Zynq-7000（XC7Z020）で ARM ソフト + FPGA リアルロジックの異種方式を組み、今や国産化が必要になった。チップを差し替えればプロジェクト全体を書き直しになるのか、局所修正で済むのか。本稿は XC7Z020 互換の国産 HWD7Z020 を載せた PBC7Z020G/021G への移植を PS ソフト・PL ロジック・ブート/BSP の 3 層に分解し、実際の変更量・流用できる部分・リスク点を整理する。
複数の高速 ADC、レーダビーム、映像ストリームが集まると、銅ケーブルは数メートルで頭打ち、PCIe は筐体から出せない。正しいバックホールは FPGA の GTX/GTH トランシーバから直接 SFP+/QSFP を駆動し、MAC と IP/UDP スタックをオンチップでオフロードし、ペイロードだけをライトレートで光に送り出すこと。本稿では 10G/25G のライトレート、UDP ペイロード、リンク予算、FPGA 内部の分担を計算する。
128 チャネルのカラー超音波プローブは、各チャネルを 12-bit・40 MS/s ADC でサンプリングし、生データレートは約 7.7 GB/s に達する——CPU が吸収できるどころか、リアルタイム画像化など論理でない。正しいアプローチは、ビームフォーミング・包絡線検波・ダウンサンプリングを先に FPGA 内部で実行し、圧縮した画像データだけをホストに渡すこと。本稿では 128 チャネルの信号链を段階分解し、各段のデータレートを予算化し、FPGA がその間で具体的に何をするかを解説する。
ラボでは正常動作する FPGA ボードが工場現場ではクラッシュする——温度ドリフト、コネクタの緩み、EMC 不合格。産業グレードの FPGA ボードは -40°C から 85°C で確実に動作し、5g 振動に耐え、IEC 61000 の EMC 試験を通らなければならない。本稿では熱勾配設計、振動補強、EMC シールド、そして現場で本当に生き残るボードの選び方を分解する。
PCIe が時々落ちる、JESD204B がロックしない、映像リンクがチラつく——原因は RTL コードではなくクロック設計にあることが多い。FPGA の高速トランシーバはリファレンスクロックジッタに極めて敏感で、発振器 → クロックバッファ → FPGA グローバルネットワークと続くクロックツリーの各段がジッタを加算する。本稿ではジッタ予算の計算方法、クロックツリーの設計、よくある陥りどころを解説する。
ソフトウェア無線（SDR）の核心は、RF 信号を可能な限り早い段階でデジタル化し、信号処理を FPGA に任せること。代表的な広帯域 SDR フロントエンドの信号链は、アンテナ → LNA → ミキサ → ADC → FPGA（DDC + FFT + 復調）。この链に沿って、FPGA のトランシーバ帯域、DDR バッファリング、DSP 性能が、達成できる瞬時帯域幅を決める。
最も多い FPGA 選定の失敗は、先にチップ型番を決めてから要求を逆算するか、リソース余裕を見ずに価格だけを見ること。正しい順序は：必要な帯域（トランシーバペア数）を定義する → ロジックリソース（LC/DSP）を計算する → 両方を満たす最も安いボードを選ぶ。本稿では Duyuan の主力製品ラインを、そのまま使える判定マトリクスに落とし込む。
4 系統の 1080p カメラ映像を 1 つの 4K 出力にステッチするのは「4 枚の絵を並べるだけ」に見えるが、その実は帯域の帳簿だ——入力帯域、DDR フレームバッファ帯域、スケーリングエンジン帯域、出力帯域が 4 層に重なっている。計算を誤ると、カクつき、ティアリング、DDR 過負荷を招く。本稿ではピクセルクロックから順に各層を追う。
量産ラインの欠陥検査において、カメラのピクセルから排除信号までの一連の流れの中で、FPGA が唯一無二の役割を担うのはどこか？本稿ではまずデータフロー全体の帯域予算を試算し、次にビジョン処理パイプラインの中で FPGA が担う 4 つの役割を分解し、伝統的アルゴリズムと深層学習のリアルタイム限界を比較したうえで、PCB はんだボールの AOI ステーションの実例を通じて、そのまま導入可能なハードウェア選定までを示す。